AVR32UC3BのHMATRIX(読んでみただけ２)
HMATRIX関係の話は他の章にも分散しているので、そちらも読んでみる。
9.3 Bus Matrix Connections
未使用エリアへのアクセスはその様なアクセスを要求したマスターにエラーを返す。
バス・マトリックスはいくつかのマスターとスレーブを持つ。各マスターは自身のバスとデコーダを持ち、従ってマスター毎に異なるメモリ・マッピングを許す。HMATRIX制御レジスタにインデックスをつけるため以下のテーブルのマスター番号を使用できる。例えば、HMATRIX MCFG0レジスタはCPUデータ・マスター・インタフェースとして関連付けられる。
High Speed Busマスター
| Master 0 | CPU DATA |
| Master 1 | CPU Instruction |
| Master 2 | CPU SAB(訳注：NEXUS(OCD)のこと) |
| Master 3 | PDCA |
| Master 4 | USBB DMA |
各スレーブは自信の調停機構を持ち、従ってスレーブ毎に異なる調停(方式)を許す。HMATRIX制御レジスタにインデックスをつけるため以下のテーブルのマスター番号を使用できる。HMATRIX制御レジスタにインデックスをつけるため以下のテーブルのスレーブ番号を使用できる。例えば、SCFG3レジスタは内蔵SRAMスレーブ・インタフェースに関連付けられる。
High Speed Busスレーブ
| Slave 0 | Internal Flash |
| Slave 1 | HSB-PB Bridge 0 |
| Slave 2 | HSB-PB Bridge 1 |
| Slave 3 | Internal SRAM |
| Slave 4 | USBB DPRAM |
HMatrix Master / Slave Connections
| HMATRIX SLAVES | |||||||
|---|---|---|---|---|---|---|---|
| Internal Flash | HSB-PB Bridge 0 | HSB-PB Bridge 1 | Internal SRAM | USBB DPRAM | |||
| 0 | 1 | 2 | 3 | 4 | |||
| HMATRIX MASTERS | CPU Data | 0 | ○ | ○ | ○ | ○ | |
| CPU Instruction | 1 | ○ | ○ | ||||
| CPU SAB | 2 | ○ | ○ | ○ | ○ | ○ | |
| PDCA | 3 | ○ | ○ | ○ | |||
| USBB DMA | 4 | ○ | ○ | ||||
- ○はマスターとスレーブの接続が可能な組み合わせを表すと思われる。
- CPUは内蔵SRAMへは直接アクセス可能なため、CPU DataはInternal SRAMへの接続は無い。
- 内蔵FlushROMとSRAMからだけ命令フェッチするので、CPU Instructionはそれら以外に接続できない。
- デバッグで全情報にアクセスするため、CPU SABは全スレーブに接続可能である。
- HSB-PB Bridge 1(BRIDGE B)はUSBとFlashROM制御のみなので、PDCAは接続しない。またUSBB DPRAMにも接続しない。従ってUSBと通信系の周辺モジュール間でデータを垂れ流すことも出来ない。
- USBB DMAとUSBB DPRAMが接続できないのは、DP(Dual Port)RAMの一方のポートがUSBB DMAと接続していているため、他方においてHMatrix経由接続が不要だと推察される。
